電荷耦合器件CCD(Charge Coupled Device)是一種金屬－氧化物－半導體結構的新型圖像傳感器器件。它能存儲由光產生的信號電荷，當對它施加特定的時序信號時，其存儲的信號電荷便可在CCD內部作定向傳輸而實現自掃描。由于它具有幾何精度高、穩定性好、噪音小等優點，因而在遙感遙測、天文測量、非接觸工業測量、光學圖像處理等領域得到了廣泛應用。近年來隨著大面陣CCD生產工藝水平的提高和價格的下降，極大地促進了數碼相機、數碼攝像機等新興消費類電子產品的發展，并迅速形成驚人的市場規模。本文主要討論面向高分辨率面陣CCD的一種新型信號采集系統的軟硬件設計和實現。該系統可用于數碼相機以及對分辨率要求較高的圖像處理場合。

1 系統設計
　　系統的原理框圖如圖1所示，被觀測物經過光學鏡頭映射在CCD圖像傳感器的光敏陣列上，通過CCD內部將光信號轉化為電信號。當時序發生器對其施加特定時序的脈沖時，每個像素的電荷信號將被依次移出CCD并經放大變成電壓幅度不等的模擬信號。這些信號將會被送到外部獨立的模擬前端(AFE)電路并轉換為數字信號，這些數字信號就是傳感器捕捉到的原始圖像信息。在本系統中，采用AD公司新近推出的AD9995芯片，它集成了時序發生器、模擬前端以及A/D轉換器的功能。AD9995中的時序發生器(Time Generator)產生CCD的驅動脈沖(V1～V6，H1～H4)，CCD在驅動脈沖的作用下輸出像素電壓信號給AD9995，由AD9995內部的模擬前端電路調理后經A/D轉換器產生數字信號并行輸出;之后這些數字信號通過DSP的PPI接口，在DSP中的DMA控制器控制下，高速存儲到DSP的外部存儲器SDRAM中，以待進一步的圖像處理。

2系統硬件組成及實現
2.1 ＣCD芯片
　　本系統采用的ICX432DQF是SONY公司生產的一款3.24M有效像素的行間傳送面陣CCD(如圖2所示)，它具有高感光度，暗電流非常小，并帶有電子快門功能，要求的水平驅動時鐘頻率為24.3MHz，需要六相垂直驅動脈沖和兩相水平驅動脈沖來驅動。V1～V6為垂直脈沖輸入引腳，H1、H2為水平脈沖輸入引腳。在CCD曝光成像之后，首先會在驅動脈沖的作用下將每一列成像勢阱中的電荷移送到旁邊的垂直寄存器(掩膜阱)中，在垂直驅動脈沖的作用下，垂直寄存器組中所有像素電荷向下移動一行，此時最下邊一行的像素電荷便被移送到水平寄存器中；之后在水平驅動脈沖的作用下，水平寄存器中電荷被依次移出，經放大形成電壓信號由VOUT引腳輸出，水平寄存器被移空后，所有余下的電荷又被下移一行，然后水平寄存器中的電荷再依次被移出。重復這個過程直至所有像素電荷被移出。

根據此款CCD的要求給其提供不同的垂直驅動脈沖組合，CCD可以按三種不同的方式輸出圖像：幀輸出模式、高速輸出模式和聚焦輸出模式。幀輸出模式下，CCD的所有有效像素電荷全部輸出，圖像具有最高的分辨率，在輸出的過程中整幀圖像分成三個場分別輸出，之后再重組成一幅圖像，此時的輸出速度可達5幀/秒；高速輸出模式下圖像的輸出速度可達30幀/秒，在此模式下并不是將全部像素電荷輸出，相當于每六行輸出一行，高速輸出模式可以滿足數碼相機的預覽功能；還有一種是為了實現圖像快速聚焦功能的聚焦輸出模式，此種模式下只將CCD中心區域的像素電荷輸出，輸出速度可達60幀/秒。
2.2 時鐘驅動和模擬前端模塊
　　AD9995是一種面向數碼相機和便攜式錄像機開發的高度集成的CCD信號處理器。它由帶A/D轉換器的模擬前端(AFE)和一個可編程的時鐘發生器兩大功能模塊組成。由于AD9995把時序發生器和AFE集成在一塊芯片上(如圖3所示)，不但可減小PCB板的尺寸，同時也使高速信號在傳輸與處理時的噪聲得以降低，并減小了耗電量。在CCD工作前，有關驅動脈沖的參數需由DSP通過三線式串行接口寫入時序發生器的相應寄存器組中。通過外接主時鐘CLI，AD9995將產生CCD所需的水平及垂直驅動脈沖以及AFE驅動時鐘。模擬前端包括暗電流箝位器、雙相關采樣器、增益放大器和一個12位的A/D轉換器。

　CCD水平驅動脈沖的周期和脈寬是固定不變的，而六相垂直驅動脈沖卻是變化多樣，每相垂直驅動脈沖的上升沿和下降沿時刻均會有所不同，在這里通過四個步驟設置AD9995中相應的寄存器組來產生CCD所需要的驅動脈沖。第一步通過VPAT0～VPAT9這10個寄存器組產生多至10組不同垂直驅動脈沖組合(如圖4所示),每一種組合中的垂直驅動脈沖V1～V6的上升沿和下降沿時刻均可分別定義。等二步在第一步定義的脈沖組合的基礎上組成不同垂直脈沖序列V－SEQUENCE(如圖5所示)。對應一個垂直脈沖序列選擇一組垂直脈沖組合，并定義垂直脈沖組合在垂直脈沖序列中的起始時刻以及重復次數。第三步為一場(FIELD)圖像中的不同區域指定相應的垂直脈沖序列(如圖6所示)。每一個場圖像可以包含多達7個不同的區域(RIGEON)；至多可以定義6個不同的圖像場。最后通過模式寄存器的設置把不同的場組成圖像輸出(如圖7所示)。在ICX432DQF的幀輸出模式中，根據驅動脈沖要求，分別定義5組垂直脈沖組合、5組垂直脈沖序列、3個圖像場，最后通過模式寄存器把這些驅動信號整合。
　　在驅動脈沖的作用下，從CCD輸出的像素模擬電壓信號由CCDIN引腳輸送到AD9995的DIN引腳，經AFE采樣、放大和A/D轉換后，由DOUT引腳以12位數字量輸出。
2.3 DSP及高速圖像數據的存儲
　　由于圖像的數據量非常巨大，而且要以24MHz的高速率將每一像素的數據輸出，所以高速圖像數據的實時存儲是圖像采集系統的關鍵環節。本系統采用ADI公司新近推出的ADSP-BF533高性能數字信號處理芯片及外接SDRAM存儲器來實現圖像數據的傳輸與實時存儲。通常為使CCD輸出的高速數據流與外部總線接口較低的傳輸速度相匹配，必須使用FIFO作為數據緩沖器，之后再由DSP讀取。然而，利用ADSP_BF533系列DSP芯片中的PPI(Parallel Peripheral Interface)卻可以很容易地實現DSP與高速ADC和DAC的無縫連接。通過PPI和DMA的組合使用，可以有效地獲取、存儲和傳輸圖像數據，大大減少了實時圖像處理應用中內核處理器的開銷，可編程和可設置性也減少了外部元器件。在系統中，由AD9995并行輸出的高速數據送到DSP的PPI，并在直接存儲控制器(DMA)的控制下寫入SDRAM存儲器。

2.3.1 PPI接口功能與原理
　　ADSP_BF533芯片提供的PPI是一種多功能并行接口，數據線寬度可以在8位～16位之間設置。PPI支持雙向數據流，能夠與高速A/D轉換器、D/A轉換器或其它通用外圍設備直接并行連接，適合大量數據的高速連續輸入與輸出。它包括三條同步信號線和一個與外部時鐘相連的時鐘引腳。在本系統中，PPI時鐘由AFE9995的像素輸出時鐘DCLK驅動，PPI可以在驅動時鐘頻率高達65MHz的情況下接收數據，所以完全能夠滿足本系統中CCD 24MHz速率的像素數據傳輸。根據經A/D轉換后的數據寬度設置PPI的數據線寬度為12位，由AD9995輸出的水平同步信號HD和垂直同步信號VD分別輸入PPI的PPI_FS1和PPI_FS2同步信號引腳(如圖8所示)。
　　從CCD輸出的像素信號并不都是有用的，每一行中在有效像元前后都存在一些黑(OPTICAL BLACK)像素，和一些啞(DUMMY)像素，同樣在一場有效輸出前后也存在著一些啞行，所以由AFE輸出的有效圖像數據中間有一定的行間隔和場間隔。當HD同步信號輸入到PPI的FS1后，需要等待若干時鐘周期才開始有效像元數據的傳輸，這時可通過延遲計數寄存器(PPI_DELAY)來設置需要等待的時鐘周期數。另外，還要在PPI_COUNT和PPI_FRAME寄存器中分別設定每一行的像素數和每一場圖像的行數，這樣便確定了每一次PPI調用中所要傳輸的數據量。

2.3.2 DMA的調用
　　在CCD數據采集這種數據量非常大的情況下，PPI 接口只有在DMA引擎的配合下，系統才能發揮它的高效能。雖然對圖像數據進行的傳輸也可由軟件實現，但將消耗掉大量的CPU時鐘周期，使DSP的高速數據處理能力難以發揮。因為有了DMA獨立負責數據傳輸，在系統內核對DMA初始設置并啟動后，便不再需要內核參與，DMA控制器直接把圖像數據從PPI接口傳輸至SDRAM存儲器進行存儲。于是，在有效地解決了大批量圖像數據傳輸這一速度瓶頸的同時，又能讓DSP處理器專心從事算法處理工作，極大地提高了系統的并行性能。
　　ADSP-BF533的DMA可以控制六種類型的數據傳輸：內部存儲器之間、內部存儲器－外部存儲器、存儲器－SPI接口、存儲器－SPORT接口、存儲器－UART接口、存儲器－PPI接口。本系統使用PPI接口與外部存儲器SDRAM之間的DMA傳輸。DMA的建立需要如下步驟：(1)設置寄存器DMA1_0_START_ADDR_REG，寫入目標地址值；(2)設置寄存器DMA1_0_X_COUNT_REG，寫入傳輸次數；(3)設置寄存器DMA1_0_X_MODIFY_REG，寫入每次數據傳